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    公开号:WO1984002222A1
    申请号:PCT/JP1983/000418
    申请日:1983-11-24
    公开日:1984-06-07
    发明作者:Naruhito Suzuki
    申请人:Naruhito Suzuki；
    IPC主号:G11C8-00
    专利说明:
    [0001] i 明 細
    [0002] 複数同時アク セス型記憶装置
    [0003] 技 術 分 野
    [0004] 本発明は、 複数同時アクセス型記憶装置に関し、 特に 2以上の
    [0005] 5 ァ ドレスを用い同時に並行してアク セスすることによ ] 、 記憶回 路のマルチ処理ゃデータ転送の高速化を可能にした記憶装置に関 するものである。
    [0006] 背 景 .技 術
    [0007] 記憶素子は、 少るく と も 1つの入力線を備え、 これによ ] 記憶 素子の次に取るべき状態を決定し、 また少¾く とも 1つの出力線 を備え、 これによ ]9現在どの状態にあるかを知らせるようになつ ている。 これは、 半導体記憶素子をマ ト リ クス状に配列して構成 されたラ ンダム · アク セス · メ モ リは勿論のこと、 磁気ディスク、 磁気ドラ ム、 磁気テー プ等のシーケ ンシャル · アクセス · メ モ リ においても広い意味で上記のように定義できる。 以下、 記憶素子 の代表的 ¾ものとして、 マ ト リ クス配列の R S フ リ ップ · フロッ ブを例にとって説明することにする。
    [0008] 第 1図は、 従来の記憶装置の基本構成図である。
    [0009] 記憶装置 1が例えば 4 X 4 ビッ トの記憶素子から構成されてい る場合、 ァ ドレス信号 4 ビッ トのうちの下位 2 ビッ トを； Xデコー ダ 2に入力して 22== 4通] の X方向の指定を行い、 上位 2 ビッ ト を Υデコーダ 3に入力して 4通])の Υ方向の指定を行い、 指定さ れた X列と Υ行の交叉した位置の記憶素子を選択する。 同時に、 読取 i (] )または書込み^の指定を行い、 書込み^の場合には書込 むべきデータを入力し（ DATA i n )、読取 ])の場合には読出され
    [0010] O PI IPO たデータを出力する （ DATA out )。このように、 従来の記憶装 置では、 同時には 1つのァ ドレス信号しか指定する'ことができ-ず、 したがって 4 X 4 ビッ トの記憶素子のうち 1個のみがアク セスさ れて、 謇込みまたは読取] が行われている。 ¾ぉ、 従来、 2つの パスに接続されたデュアル · ボー ト · メ モ リ と睜ばれる記憶装置 では、 2つのパスから独立して了 ドレスが指定されて るが、 こ の場合には、 マルチプレクサによって 2つのア ドレス信号の入力 を時系列信号に配列し直してから記憶素子に了ク セスしているの で、 同時アク セスではなく、 シ リ アル ' アクセスである。
    [0011] 第 2図は、 第 1図の記憶装置の内部構成図である。
    [0012] 従来の 4 X 4 ビッ ト記憶装置は、 第 2図に示すよ うに、 1 6個 の記憶素子 1 1が配置され、 各記憶素子 1 1は Y方向の了 ドレス 線（ 0〜 3 ) と X方向のア ドレス線（ 0〜 3 ：)の各 1本ずつに接 続され とともに、 入出力データ線に接続されている。 ¾ぉ、 第 2図に示すように、 読取 Z書込み制御線の信号によって、 読取 D のときには入出力データ線の出力を有効にし、 書込みのときには 入力を有効にする。 各記憶素子 1 1内では、 Xアドレスと Y了 ド レスをア ン ド * ゲー ト 1 3に入力して、 選択されたとき出力の" Γ 信号によ ] フリ ップ · フロップ 1 2を起動し、 同時に読取 ])、 書 込み指定によ ]J セ ッ トまたはリ セ ッ ト出力を取 ] 出すか、 セ ッ ト またはリ セッ ト状態に設定する。
    [0013] 第 3図は、 第 2図のフリ ップ · フ ロ ッ ブ内部の論理図である。
    [0014] 前述のように、 X了 ドレス信号と Yァ ドレス信号をア ンド · ゲ ー ト 1 3に入力し、 このフリ ツブ · フロッブ 1 2が選択されたと き、 ア ン ド · ゲ一 ト 1 3力 ら -1 - 出力がフリ ップ · フ ロ ッ ブ 1 2
    [0015] O PI WIPO のナン ド《 ゲー ト 1 4 と 1 5に送られる。 ナン ド ' ゲー ト 1 6 と 1 7 とでラツチ回路が構成されてお 、 ナ ン ド * ゲー ト 14， 15 のデータ書込み用入力段と、 アン ド · ゲー ト 1 8のデータ読取 用出力段がラツチ回路の前後に接続される。
    [0016] 読取])のときには、 読取 指定によって入出力データ線は出力 線と ¾るので、 入力信号 D A T A I Nはカッ トオフ状態と ] 、 出力信号 DAT A 0 ϋΤは記憶素子の記憶内容によ i '1' または "(Tが出力される。
    [0017] 一方、 書込みのときには、 書込み指定によって入出力データ線 は入力線とるるので、 入力信号 PATA I Nは書込むべき "1" ま たは " 0" であ 、 出力信号 DATA OUTはいま書込まれた記憶 内容が出力される力 入出力データ線には出力されずカツ トオフ される。るお、フ リ ップ · フロッブ 1 2の動作は、 次のよ うに ¾る < 非選択時 ゲー ト 1 4出力 '1" ゲー ト 1 6出力 '1"
    [0018] ゲー ト 1 5 / "1" ゲー ト 1 7 I, "0"
    [0019] ゲ ' 卜 6出力 "0;
    [0020] -0" ゲ 7 // "1'
    [0021] 書込み時 0" ゲ 、ト 6出力 " Γ
    [0022] ゲ 卜 7 I' "0，
    [0023] ゲ 6出力 " 0'
    [0024] 0" ゲ h 7 II " 1 '
    [0025] 出し時 ゲ 卜 6出力 " 1'
    [0026] ゲ 卜 7 // "0"
    [0027] ゲ ' 6出力 "(T
    [0028] "0" ゲ ' 卜 7 II " 1 ' i このようる従来の記憶装置では、 アクセス要求が殺到しても、 実際にアクセスできるのは同時には 1つだけであるため、 処理時 ' 間が遅くなるとともに、 記憶装置を C P Uと入出力装置等で使い 分けする場合、 一方が占有すると他方は待ち合わせと ¾ ]3、 使用 5能率が低下することに る。
    [0029] 本発明の目的は、 このよう 従来の欠点を改善するため、 複数 の同時アクセスを並行して行うことによ ])、 記憶装置のマルチ処 理、 データ転送の高速化を可能にし、 かつ入出力装置によるバッ ファ転送を C P ϋ処理から独立して行う ことも可能にした複数同0時アクセス型記憶装置を提供する ことにある。
    [0030] 発 明 の 開 示
    [0031] 本発明の複数同時アク セス型記憶装置は、 記憶素子 1 ビッ トに - 対してそれぞれ 2本以上のァ ド レス制御線と入出力データ線とを 有し、 任意の了 ド レス制御線を介して独立にァ ド レス指定を行 、 上記了 ド レス制御線に対 する入出力データ線を付勢して記憶素 子にアクセスする。 このことによって、 複数の了 ドレスが同時に メ モ リ をアクセスできるので、 記憶装置のマルチ処理が可能と ¾ 0
    [0032] 又、 本発明は、 前記入出力データ線が、 ゲー ト回路を介して相 互接続され、 読出されたデータを他の入力データとして記憶素子 に書込むことによって、 間接ア ド レス指定の場合であっても、 直 接 C P Uを介すことなく、 メモリからデータを得ることが可能と る。
    [0033] 又.、 本発明は、 前記入出力データ線が、 他のア ドレス制御線に 接続され、 読出されたデータをァ ドレス として指定し記憶素子に i アク セスする。 このことによって、 記憶装置内でデータ転送が可 能とるる。
    [0034] 図 面 の 簡 単 ¾ 説 明
    [0035] 第 1図は従来の記憶装置の基本構成図、 第 2図は第 1図の記憶
    [0036] 5装置の内部構成図、 第 3図は第 2図のフ リ ッブ · フロ ップ内部の 論理回路図、 第 4図は本発明の実施例を示す複数同時アク セス型 記憶装置の構成図、 第 5図は第 4図の記憶装置の内部構成図、 第 6図は第 5図のフ リ ッブ · フ ロ ッブ内部の論理回路図、 第 7図 ， 第 8図はそれぞれ第 1の応用例を示す接続図、 第 9図は第 2の応
    [0037] 10用例を示す接続図、 第 1 0図は第 3の応用例を示す接続図である。
    [0038] 1 , 4 ：記憶装置、 2 ， 5 ， 6 : Xデコーダ、 3 ， 7 ， 8 : Y デコーダ、 9 , 2 0 ：第 1 ア ド レ ス線、 1 0 ， 1 9 ：第 2 ァ ド レ ス線、 2 1 :第 1の入出力データ線、 2 2 :第 2の入出力データ 線、 1 2 ， 4 2 フリ ップ · フ口ップ、 4 3 =選択スイ ッチ、
    [0039] is 1 1 , 4 1 ：記憶素子。
    [0040] 発明を実施するための最良の形態
    [0041] 第 4図は、 本発明の実施例を示す複数同時アク セス型記憶装置 の構成図である。
    [0042] 第 4図では、 それぞれ 2個ずつの Xデコーダ 5 ， 6 ， Υデコー
    [0043] 20 ダ 7 ， 8、 Xア ド ス制御線 9 ， 1 0 , Υ了 ドレス制御線 1 9 ，
    [0044] 2 0 ， および入出力データ線 2 1 ， 2 2を有している。
    [0045] 記憶装置 4は、 4 X 4 - 1 6 ビッ トの記憶素子を備え、 また入 出力データ線は 1 ビッ トずつの単極性、 つま ] 9複数のデータ線を 単独に備えている。 勿論、 3 2 ビッ ト、 6 4 ビッ トあるいはそれ 以上の記憶素子を備えた記憶装置と、 双極性、 つま ]3 2本のデー
    [0046] ί Ο ΡΙ i タ線を 1本で兼用した入出力デ—タ線にする'こともできる。
    [0047] 第 4図では、 2本ずつのア ドレス制御線を用い、 並行して 2つ のァ ドレスを指定し、 同時に記憶素子にァクセスすることができ る-。 その場合、 それぞれ対応する入出力データ線がオンとな ])、
    [0048] 5読取 D 書込み指定線によ 、 それぞれ入力または出力データの みが有効と ¾る。
    [0049] そして、 指定された 2つの了 ドレスが異 る値であれば、 別個 の—入出力データ線を介して読出しまたは書込みを行うので何ら問 題が ¾い。 また、 指定された 2つの了 ドレスが同一であっても、 10雨方とも読出し、 あるいは一方が読出しであれば、 記憶内容は不 変であるため何ら問題は生じない。 しかし、 指定された 2つの了 ドレスが同一であ！）、 かつ両方とも書込みであって、 しかも異 つた値 "I 1* と "0 " の場合には、：書込み後の記億.内容が不確定と るため、 この状態を検出したときだけは書込みを阻止する必要が
    [0050] 15 ある。
    [0051] 第 5図は、 第 4図の記憶装置の内部構成図である。
    [0052] 1 6個の記憶素子 4 1が配置され、 各記憶素子 4 1は、 2本ず つの X方向ア ドレス線（ Xi , ¾ ) と 方向ア ドレス線（ ェ ， Y2 )に接続されるとともに、 2本ずつの入出力データ線①②に 接続されている。 ¾お、 図示されて い読取 書込み制御線 の信号によ ]9入出力データ線①②をそれぞれ入力線ある は出力 線として用 る。
    [0053] 各記憶素子 4 1内では、 第 1のァ ドレス指定で選択されたとき ア ンド · ゲー ト 4 5が開き、 第 2のァドレス指定で選択されたと 25 きア ン ド · ゲー ト 4 6が開き、 オア · ゲー ド 4 4を通ってフ リ ッ i ブ · フ口 ッブ 4 2を起動する。 同時に、 対応する読取 i9 書込み 制御線の指定によ！？フ リ ップ * フ ロ ッ ブ 4 2の記憶内容を入出力 データ線に読出すか、 あるいは入出力データ線の値をフリ ップ · フロッブ 4 2に書込む。 4 3は、 選択ス ィ ツチである。
    [0054] 5 第 6図は、 第 5図のフリ ッブ * フロッブ内部の論理図である。
    [0055] 第 1 のア ドレス指定によ ] ア ドレス X がア ン ド · ゲー ト
    [0056] 4 5に入力すると、 "1"の出力がオア · ゲー ト 4 4に送られ、 ま た第 2のァ ドレス指定によ .りァ ドレス Y2がア ン ド · ゲー ト
    [0057] 4 6に入力すると、 "1"の出力がオア · ゲー ト 4 4に送られる。
    [0058] 10 したがって、 第 1のア ドレス指定のみ、 あるいは第 2のア ドレス
    [0059] 指定のみでこのフリ ッブ · フロ ッブ 4 2が選択されたときでも、 さらに第 1のァ ド レス と第 2の了 ド レスの両方の指定でこのフ リ ップ · フ口ップ 4 2が選択されたときでも、 全く同一の出力信号 '1"がオア · ゲー ト 4 4から送出され、 フ、リ ッブ ' フロッブ 4 2 の入力段ナン ド * ゲー ト 2 4 ， 2 5に入力される。 フ リ ッ プ * フ ロッブ 4 2の内部構成は、 第 3図に示す従来の回路と同一であつ て、 各ナ ン ド， ゲー ト 2 4 ， 2 5に入力する制御信号を選択する ス ィ ツチ 4 3が新たに付加されただけである。 ァ ドレス Υχ に よ！）フ リ ップ * フロ ップ 4 2が選択された場合、 対応する読取 ]9
    [0060] 20ノ書込み制御線の内容によ 書込みが指定されたときには入力デ
    [0061] ータ I N DATA 1が有効と 、 出力デー タ OUT D AT A 1 が無効とるる。 また、 読取 が指定されたと きには、 出力データ OUT DATA 1が有効と 入力データ I N DATA 1が無 効となる。
    [0062] 5 —方、 ア ドレス X2 Y2によってフ リ ッブ · フロッブ 4 2が選択
    [0063] ΟΜ Ι i された場合、 書込みが指定されたときには、 入力データ I N DA TA 2が有効と ¾ D、 また読取 ] 3が指定されたときには、 出力デ —タ OUT DAT A 2が有効となる。 さらに、 了 ドレス と X2 Y2の両方によってフリ ップ * フ ロッブ 4 2が選択された場合、
    [0064] 5それぞれ書込み指定のときには入力データ I N DAT A 1 ， 2が、 読取 ])指定のときには出力データ 0 UT DATA 1 ， 2が有効と なる。
    [0065] 了—ドレス： ¾ Y1 と Χ2 Υ2の両方が書込みのとき、 および両方が 読取 irのときのフ リ ップ · フ口ッブ 4 2の動作は、 第 3図に示す0従来の回路と同一であるため、 説明を省略する。 また、 一方が読 取！）、 他方が読取り、 他方が書込みのときは、 書込み内容によ ナンド * ゲー ト 2 4 ， 2 5の出力が '0" , "1- あるいは '1' ，，0， と ¾つてそれぞれ第 3図と同一動作でラツチ回路に -1" あるいは "0"が書込まれ、 同時にそれまで記憶されていたラツチ回路の内s容 "1， または "0'がナン ド · ゲー ト 2 8およびア ン ド · ゲー ト 3 7 , 3 8を経由して読出される。
    [0066] 第 4図〜第 6図では、 2つの了 ド レス指定が可能 ¾場合を示し たが、 デコーダ、 ア ド レス制御線、 読取]) 書込み制御線をそれ それ 3以上設けることによ ] 、 任意の複数個のァ ド レス指定が可o能と る。
    [0067] これによつて、 アク セス要求の待ち合わせが く るため、 デ ータ転送は高速化でき、 また記憶装置のマルチ処理が可能と ¾ U、 また入出力命令発行時のバッフ了転送等を C P Uのメイ ン処理か ら独立して行うことが可能とるる。
    [0068] 5 次に、 本発明の応用例を説明する。 i 第 7図 ， 第 8図はいずれも本発明の第 1の応用例を示す接続図 である。
    [0069] 2つのア ドレス指定ができる場合、 第 7図に示すように、 デー タ線（ D A T A 1 )の出力を直接ア ドレス線（ A D D 2 ：) にゲー
    [0070] 5 ト回路を介して接続するか、 あるいは第 8図に示すよ うに、 デー タ線（ D A T A 2 ：)の出力も直接ア ドレス線（ AD D 1 )にゲー ト回路を介して接続する。 ただし、 データ線数の方が了 ドレス線 数よ ] 多いか等し ものとする。 データ線数の方がァ ドレス線数 よ 1)少¾ 場合には、 ページ · レジスタ等によるァ ドレスの補足
    [0071] 1 設定が必要と ¾る。
    [0072] ' 第 7図 ， 第 8図では、 間接ア ドレス指定の場合であっても、 直 接 C P ϋを介すことなく、 メモリからデータを得ることができる。 すなわち、 間接命令では、 先ず操作を行うア ドレス部が格納され ている記憶場所を指定し、 次にその内容を解釈してア ドレスと し て使用するので、 C P ϋにおいて途中の処理が必要であるが、 本 発明では、 第 1のァ ドレスで読出されたデータの内容を瞬間的に 第 2のァ ドレスと してメ モ リ をアクセスするので、 C Ρ ϋの処理 は不要であ ]？、 高速アクセスが可能である。 第 7図では、 了 ドレ ス （ A D D 1 ) で間接ア ドレス （該当データの先頭番地のァ ドレ
    [0073] 0 スが格納されている番地のァ ドレス ） を設定し、 読取 D命令（ R
    [0074] /W 1 ) を出すことによ ]9、 ア ドレス （ A D D 1 ：)に該当するデ ータ （ D A T A 1 ) が直接ァ ドレス （ A DD 2 ) と して設定され る。 ア ドレス （ A D D 2 ；)で指定されたデータ （ D A T A 2 )が 所望のデータである。 お、 選択信号（ S E L )を " 0" にしたと
    [0075] 5 きには、 別に設定された第 2了 ドレス （ A D D 2 ：)によ 1 了クセ f OMPI i スするが、 選択信号（ S E L ) を "1 " にしたときには、 設定され た第 2ア ド レス （ A D D 2 )は阻止され、 データ （ D A T A 1 ) がそのままゲー ト回路を通つ.てァ ドレスと 、 メ モ リを了クセ スする。 点線の矢印は、 複数ビッ トのデータ （ D A T A 1 )を、 5すべて了 ドレスとして使う場合である。
    [0076] 第 9図は、 本発明の第 2の応用例を示す接続図である。
    [0077] 第 9図では、 データ線（ D A T A 1 ) と他のデータ線（ D A T A 2 )を、 ゲー ト回路（ S W )を介して接続することによ ] 、 デ ータ転送を C P ϋを介すること ¾く、 直接的に行う。 するわち、0第 1了 ドレス （ A D D 1 )で読取 ]9 ( R/W 1 ) を指定するとと もに、 第 2ア ドレス （ A D D 2 )で書込み（ RZW 2 )を指定し、 制御信号（ C N T )によ ]3ゲー ト回路（ S W )を開けば、 データ 線（ D A T A 1 )で読出されたデータがゲー ト回路（ S W )を通 つてデータ線（ D A T A 2 ：)に入力され、 そのまま第 2ア ド レスs ( A D D 2 )の番地に書込まれる。 これによ ])、 記憶装置内でデ 一タ転送が可能と る。 制御信号（ C N T )によ 1 ゲー ト回路 ( SW ) を閉じておけば、 通常の複数同時並行アクセスが行われ o
    [0078] 第 1 0図は、 本発明の第 3の応用例を示す接続図である。
    [0079] 0 第 1 0図は、 第 8図と第 9図の応用例を複合化したものである。 ア ド レス （ A D D 1 ) とア ドレス （ A D D 2 )は、 外部から指定 される了 ドレス線であ 1 、— ア ド レス （ A D D 3 ) とア ド レス （ A D D 4 ：)は、 それぞれデータ鎳（ D 1 ) とデータ線（ D 2 )で読 出された内容をそのままァ ドレスと して指定する了 ドレス線であ5 、 読取] /書込みの指定は制御線（ RZW 1 , R/W 2 , Ή,/ i W 3 , R/W4 ) で行われる。 スィ ッチ （ S'l ：)はデータ線（ D 1 ) とデータ線（ D 3 ) を結合し、 またスィ ッチ （ S 2 )はデー タ線（ D 2 ) とデータ線（ D 4 ) を結合するもので、 データ線を 結合しるいときには、 データ線間（ D 1 と D 3および D 2と D 4) 5 の選択切替を行ってスィ ツチ（ S 3 ：) を介し、 外部と接続する。 また、 スィ ッ チ （ S 3 )は、 デー タ線（ D 1 ) とデー タ線（ D 2 または D 4 )、 データ線（ D 3 ) とデータ線（ D 2または D 4 ) とを、 それぞれ結合するものである。
    [0080] これによ .り、 例えばデータ線（ D 1 ) で読出した内容を了 ド レ 10 ス （ A D D 3 ) と して書込みを行う とともに、 データ線（ D 4 ) で読出した内 §をスィ ッチ （ S 2 ：)を介してデー タ線（ D 2 ：) に 入力し、 ア ド レス （ A D D 2 )に書込み指定（ RZW 2 ) を行つ て、 そのまま書込む等の記憶装置のマルチ処理が可能と る。
    [0081] お、 この場合、 各ァド レス線は（ A D D 1 ：)が 0〜 7 ビッ ト、 （ A D D 2 )が 0〜 5 ビッ ト等、 同一である必要はる く、 また各 データ線も同一ビッ トで くても よい。 さらに、 記憶装置は、 1 チップのメ モ リ であつても、 複数チップのメモ リ であっても差支 えない。 また、 データ線は、 双方向線として説明したが、 単方向 線でも勿論よ く、 さらに、 各応用例ではデータ線等を 2本で説明o したが、 3本以上でも可能である。 記憶装置は、 RAMや R OM を向わない。 お、 R OMの場合、 読取]) /書込み制御線ゃデー タ入力線が ¾ぃため、 回路の簡単化が可能と ])、 また同一番地 を複数の了 ド レス線が指定した際の処理が一切不要と ¾る。 また、 複数のァ ドレス線は、 必ずしも記憶装置全体の番地を指定でき ¾5 く てもよ 。 例えば、 2本の了 ドレス線 A ， Bがあ 1 、 メ モ リ全 i—体で 1 2 8バイ ト とすると、 Aは 0〜 1 2 8番地を指定できるが、 Bは 1 1〜 4 2番地しか指定でき くても よい。 この場合、 ' B O 了 ドレス線数が減少したことによ 回路が箇単化され、 かつメモ リ全体で必要る番地だけを重複して了クセスさせることができる。
    [0082] 5 以上説明したよ うに、 本発明によれば、 複数の了 ドレスが同時 にメモリ をアク セスできるので、 記憶装置のマルチ処理およびデ 一タ転送の高速化が可能とな ] 、 かつ入出力装置によるバッ ファ 転送を C P IJのメイ ン処理から独立して行うことも可能とるる。
    权利要求:
    Claimsl 請 求 の 範 囲'
    1. 記憶素子 1 ,ビッ トに対して、 それぞれ 2本以上のァ ドレス 制御線と入出力データ線とを有し、 任意のァ ド レス制御線によ ] それぞれ独立にア ド レス指定を行 、 上記ア ド レス制御線に対応 する入出力データ線を付勢して記憶素子にアク セスすることを特 徵とする複数同時アク セス型記憶装置。
    2. - 前記入出力データ線は、 他のア ド レス制御線に接続され、 読出されたデータをァ ドレス として指定し記憶素子にアクセスす ることを特徵とする特許請求の範囲第 1項記載の複数同時ァク セ ス型記憶装置。
    3. 前記入出力データ凝は、 ゲー ト回路を介して相互接続され、 読出されたデータを他の入力データと して記憶素子に書込むこと を特徵とする特許請求の範囲第 1項または第 2項記載の複数同時 ァク セス型記憶装置。
    O PI
    > W WIIPPOO ATlO
    类似技术:
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    同族专利:
    公开号 | 公开日
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    法律状态:
    1984-06-07| AK| Designated states|Designated state(s): AU BR SU US |
    1984-06-07| AL| Designated countries for regional patents|Designated state(s): DE FR GB NL |
    优先权:
    申请号 | 申请日 | 专利标题
    JP57208303A|JPS5998365A|1982-11-27|1982-11-27|Plural simultaneous access type storage device|AU22689/83A| AU2268983A|1982-11-27|1983-11-24||
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